在Verilog中对于一个变量,是选成wire型还是选成reg型,根据什么标准来选择?

在Verilog中对于一个变量,是选成wire型还是选成reg型,根据什么标准来选择? Verilog中输入变量能用REG型吗?是不是input a;和reg a;在一个程序中就是连在一起的?可以用reg b 为什么在verilog中要定义wire? Verilog 中,定义变量reg [15:0] A,则变量A 由 _______ 位二进制组成. verilog 定义寄存器类型的变量时,reg[3:0] a与reg[4:1] a有什么不同? verilog中reg[2:-3] 另外和 reg[5:0]有什么区别?初学者 请问：在Verilog HDL中reg[3:0],vga=4'b0001分别是什么意思? 一般根据什么原则来选择变量的类型 初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; verilog里面,变量wire[7,0]a；跟wire[8,1]a；第二个数字是什么意思?是一样的吗?为什么有这样的表 测量电源的电动势和内阻那章,在测量电源的电动势过程中,应该根据什么标准来选择滑动变阻器、电流表、电压表,最重要的是根据什 一个函数中有两个变量,如何在matlab的同一张图上生成分别对于两个变量的函数图形?