Verilog HDL 生成块的问题,为什么直接循环不行?

来源：学生作业帮编辑：搜搜做题作业网作业帮分类：综合作业时间：2024/06/23 13:45:10

Verilog HDL 生成块的问题,为什么直接循环不行?
看了VERILOG的生成块那一节,没怎么看懂,然后上网搜了一下生成块的问题,结果搜出来一个人问的东西,但没人解答,求达人解答!
//错误的程序
module try(out,i0,i1);
parameter N=32;
中间声明变量省略掉,定义输出是out,输入是i0,i1
for（i=0;i

你要按照功能来啊.generate本来就是用来构建逻辑的,你这个位置就是实例化.而单纯的for只是用来做循环.2个在一起就是循环构建逻辑.你只是单纯的for,编译器当然不知道你是要干嘛.而且for是不能直接出现在module下的.

有关verilog HDL语言的 verilog HDL Verilog HDL的一个程序是什么意思? 懂verilog HDL语言的来 verilog hdl 中的符号初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count; verilog hdl 哪位高手可以解释下当中的q verilog生成块这个问题以前有网友问过了我只是复制了一下他的问题 Verilog HDL错误Error (10110) 超前进位加法器?怎样用Verilog HDL 实现8位超前进位加法器本人需要完成《基于Verilog HDL的8位超前进用逻辑代数的形式和Verilog HDL的语句形式写出逻辑函数表达式：请解释下Verilog HDL程序

Verilog HDL 生成块 的问题,为什么直接循环不行?

Verilog HDL 生成块的问题,为什么直接循环不行?